スパコンポエム Advent Calendar 2020 https://qiita.com/advent-calendar/2020/sc_poem への参加です (2020年12月21日)。
欧州で進めているスーパーコンピュータプロジェクトについてまとめてみました。はじめに European Union (EU) レベルで進めているスーパーコンピュータ整備計画:EuroHPC Joint Undertakingの進行 (英国は当初から参加していません)、ほぼ同じころ、Horizon 2020: European low-power microprocessor technologiesパートナーシップ (EUR 120 million、2018 - 2020) から発展した European Processor Initiative (EPI)、パートナーシップ立ち上げ Scientific Leaderの Mateo Valero教授 (BSC) が現在目指している RISC-Vベースの構想:"The Future HPC will be Open" について、過去のツイートやリンクを紹介しました。
概要
- EuroHPC Joint Undertaking
- EuroHPC JUサイト情報
- Bologna (Italy): Leonardo: 250 PF
- Kajaani (Finland): LUMI: 552 PF
- Barcelona (Spain) MareNostrum 5; 200PF
- Bissen (Luxembourg): MeluXina: 10 PF
- Maribor (Slovenia): Vega: 6.8 PF
- Ostrava (Czechia):EURO_IT4I: 15.2 PF
- Minho (Portugal): Deucalion: 10 PF
- Sofia (Bulgaria): PetaSC: 4.44 PF
- European Processor Initiative (EPI)
- "The Future HPC will be Open", Prof. Mateo Valero, BSC, Sep 22, 2020
- EPI
- MEEP
- eProcessor
- EPI RISC-V PILOT
- Exascale
- ※ページ内リンク設定が解らないのでスクロールして下さい。
- +追記:2020年12月21日 夕方、夜、12月24日、12月26日
私が EuroHPCという言葉を聞いたのは、確かこの時が一番最初だと思います
EuroHPC, Thomas Schulthess, Dir of CSCS, Keynote, Super D, Dec 12 2017
※EuroHPC関連の連続ツイートです。HPC系は別のスレッドに統合したため途中で切れてます。
※イギリスは当初から EuroHPCに参加していません。
EuroHPC Joint Undertaking https://eurohpc-ju.europa.eu/
Open Information Day on Acquisitions of Supercomputers by the EuroHPC Joint Undertaking https://events.prace-ri.eu/event/863/timetable/?view=standard
が開催され
On the acquisition of Supercomputers,
以下の 2種類の規模で、それぞれ 2システム以上:
Precursors to exascale (MAX EU budget: 250 M€)Petascale (MAX EU budget: 30 M€)
の公募となりました。
2019年5月13~17日には
EuroHPC Summit Week 2019
"EuroHPC – the EU strategy in HPC",
3月19日以降にスイスが参加し、システムの規模や応募機関の数が公表されました
Precursors to exascale: >150 Petaflops?, 3 applications, 14 countriesPetascale: 2-100 Petaflops, 5 applications
2019年6月7日に決定となりました
"Digital Single Market: Europe announces eight sites to host world-class supercomputers", Jun 7, 2019, PDF
https://ec.europa.eu/commission/presscorner/api/files/document/print/en/ip_19_2868/IP_19_2868_EN.pdf
Precursors to exascale (リンク先は各サイトのプレスリリース)
Barcelona (Spain) https://www.bsc.es/news/Kajaani (Finland) https://www.csc.fi/en/Bologna (Italy) https://www.cineca.it/news/
Petascale (各サイトのプレスリリースが見つからないので…)
Sofia (Bulgaria)Ostrava (Czechia)Bissen (Luxembourg)Minho (Portugal)Maribor (Slovenia)
※ドイツとフランスが無いのは Exascale Systemサイトの候補国だからです。
現状については 2020年12月15日に開催された第20回PCクラスタシンポジウム 「HPCシステム最前線」、招待講演のスライドが解りやすいと思われます
"Exascale Supercomputers are game changers for General Purpose Microprocessors. Why?", Jean-Marc Denis, Chair of the Board, European Processor Initiative (EPI)
+追記:2020年12月24日上記ビデオとスライドが公開されましたExascale Supercomputers are game changers for General Purpose Microprocessors. Why?, Jean-Marc Denis, Chair of the Board, EPI, 招待講演, PCクラスタコンソーシアム, 2020年12月15日+追記:2020年12月24日 ここまで
EuroHPC JUサイト情報
各サイトは BSC以外は確定しています (規模の違いは設置国の予算にもよります)。
Precursors to exascale (EU contribution: ≤50% of CAPEX + ≤50% of OPEX)
Bologna (Italy): Leonardo: 250 PF
Kajaani (Finland): LUMI: 552 PF
Barcelona (Spain) MareNostrum 5; 200PF
Petascale (EU contribution: ≤ 35% of CAPEX)
Bissen (Luxembourg): MeluXina: 10 PF
Maribor (Slovenia): Vega: 6.8 PF
Ostrava (Czechia):EURO_IT4I: 15.2 PF
Minho (Portugal): Deucalion: 10 PF
Sofia (Bulgaria): PetaSC: 4.44 PF
Precursors to exascale
Bologna (Italy): Leonardo https://www.cineca.it/en/hot-topics/Leonardo
オシャレな動画:2020年1月28日"Announcement of the award for the procurement of the Leonardo supercomputer", Oct 15, 2020
250 PF, 10 Exaflops (BF16)
Bull Sequana XH2000 Direct Liquid cooling
1536x Intel Xeon SapphireHDR 200Gb/s InfiniBand5PB of High Performance storage100PB of Large Capacity Storage9 MW240 M € investment
LUMI press conference, Oct 21, 2020
552 PF (富岳: 513 PF)HPE Cray EX
AMD EPYC and AMD Instinct GPUs
7 PB Flash-based Storage: 2TB/s
80 PB Parallel File system
30 PB Encrypted Object Storage (Ceph)
Data Centerは冷却効果のみならずデザインも考慮していとてもオシャレです!
4:59 https://www.youtube.com/watch?v=gZrw58_Cu4g
構築中の動画 (2020年12月16日)、内部構造:高床+超高天井構造が良く解りますhttps://twitter.com/ogawa_tter/status/1339513593461555206
LUMIの特徴の一つは 100%再生可能エネルギーでの運用です
https://twitter.com/ogawa_tter/status/1320726801774067713
こちらもすごいです:"The waste energy of LUMI supercomputer produces 20 percent of the district heat of the city of Kajaani", May 20, 2020
Barcelona (Spain) MareNostrum 5
上述のプレスリリースには 2020年12月31日に運用開始とありますが、200 PF以外の詳細は未だ公開されていません。関連プロジェクトを後述します。
"Xavier Bettel et Franz Fayot ont annoncé l'acquisition du superordinateur luxembourgeois MeluXina", Sep 29, 2020"MeluXina: a new EuroHPC world-class supercomputer in Luxembourg", Sep 29, 2020
10 PF
Modular Supercomputer Architecture
Accelerator (GPU + CPU, GPU + FPGA) + Cluster + Large Memory (>80 TB)
Based on the Atos BullSequana XH2000AMD EPYC + NVIDIA Ampere A100HDR 200Gb/s InfiniBand, Dragonfly+20 PB Multi-Tiered: All-Flash (400 GB/s) + HDD?5 PB Tape library (expandable 100 PB)
Maribor (Slovenia): Vega https://www.izum.si/hpc/default-en.htm
"Atos' BullSequana XH2000 chosen for the EuroHPC peta-scale system in Slovenia ", Oct 1, 20206.8 PFAtos BullSequana XH2000960 Nodes (1920x AMD EPYC, 7H12, 256 GB, 20%: double memory)
HDR 100 Gb/s
60 Nodes (240x NVIDIA A100 cards)
HDR 200Gb/s InfiniBand
1 PB NVMe Lustre + 23 PB Ceph
Ostrava (Czechia):EURO_IT4I https://www.it4i.cz/en
"IT4Innovations one step closer to launching the most powerful supercomputer in the Czech Republic", Oct 14, 2020Oct 14, 2020
15.2 PFHPE Apollo 2000Gen10 Plus and HPE Apollo 6500720 servers: 3.8 PF70 servers (8x NVIDIA A100): 11 PFLarge memory (24 TB): 74 TF36 servers for cloud: 131 TF
Up to 200 Gb/s
Minho (Portugal): Deucalion https://macc.fccn.pt/resources/hardware/deucalion/
Advanced Computing Portugal 2030: Progress achieved & new challenges, Oct 23, 2020
10 PFAMD x86: 500 Dual nodes, 128 TB MemoryNVIDIA A100: 33 Dual + Quad nodes, 16 TB Memory + 5 TB HBMFujitsu A64FX: 1632 nodes, 52 TB HBM
10 PB SSD + HDD
Sofia (Bulgaria): PetaSC https://sofiatech.bg/en/
"The Atos’ platform BullSequana XH2000 was chosen for the construction of the new supercomputer in Bulgaria", Dec 14, 2020
4.44 PF
Atos BullSequana XH2000AMD EPYC 7H12 64 coreHDR 200Gb/s InfiniBand, Dragonfly+2 PB Storage
EPI (European Processor Initiative)
EuroHPC Joint Undertakingと共に、欧州のプロセッサを自分たちでつくるべきだとの動きが出てきました。2018年末から European low-power microprocessor technologies プロジェクトが始まり
"Trends and design directions – European supercomputing technology", EXDCI Final Event 2017, Sep 7 2017 https://twitter.com/ogawa_tter/status/906039562903764992
Framework Partnership Agreement in European low-power microprocessor technologies,
Opening: May 22, 2017, Deadline: Sep 26, 2017
Horizon 2020
The specific grant agreements are expected to be signed in 2018 and 2020.
EUR 120 million
Specific Grant Agreement European Low-Power Microprocessor Technologies 2018
a) Low-power Processing System Unitsb) Low-power Processing Units for application acceleration
Mateo Valero教授 (Director of the BSC-CNS) が Scientific Leader 、Atos / Bullが Industrial Leaderとして採択されました:
"El proyecto del chip europeo estará liderado por Barcelona", Dec 14, 2017
23 partners
※Armは欧州の機関ではないので参加していません。
Valero教授は長年にわたり Computer Architectureの研究をされていて例えば、"From Classical to Runtime Aware Architectures", Keynote, IPDPS 2017201x年代にはいっても Vector Architectureの研究を続けられています。2015年以降の Vector研究の連続ツイート長年にわたりプログラミングモデル (環境) の研究もされていますThe OmpSs Programming Model から OmpSs-2 、さらに使えるシステム研究としては、Armベーススーパコンピュータの Mont-Blancプロジェクトを 2011年から取り組まれていて、現在は第四期の Mont-Blanc 2020です https://www.montblanc-project.eu/72 compute blades: 1080 compute cards2160 CPUs and 1080 GPUsSoC Samsung Exynos 5 Dual.CPU Cortex-A15@1.7GHz dual core.GPU ARM Mali T-604これらの実績からも適任な方です。
2018年2月にはプロジェクトも名称として European Processor Initiative (EPI) がアナウンスされ
"The European Processor Initiative (EPI) to develop the processor that will be at the heart of the European exascale supercomputer effort", Feb 8, 2018
Philippe Notton氏 (Project coordinator, Atos) のインタビュー
Primeur Magazine: Is the project consortium led by Atos? Or by Barcelona Supercomputing Center (BSC)? That was not clear to me.Philippe Notton: I am glad you raised the point. Officially, Atos is the coordinator. Atos has submitted the proposal, and BSC, which is quite strong in HPC of course, is one of the key partners.
という関係でのスタートでした…
"European Processor Initiative: consortium to develop Europe's microprocessors for future supercomputers", Mar 23, 2018
"European Processor Initiative & RISC-V", Keynote, M. Valero, BSC, RISC-V WS Barcelona, May 9 2018
Three streams
General purpose and Common Platform
ARM SVE or other candidates…BULL: System integrator => chip integrator
Accelerator
RISC-V
Automotive
Infineon, BMW…
ARM CPU?RISC-V
European Processor Initiative, Chris Clarkson, Atos, HPC Advisory Council, Aug 29, 2018
ARM CPURISC-V
ARM CPU採用が確定となり、事業化の Fabless会社設立の発表がありました。
ただし、その後でも ARM CPUを明記していないスライドも幾つかありました。
European Processor Initiative Update, P. Notton, Atos, ETP4HPC BoF at SC18, Nov 14, 2018
64bits core General Purpose Processor: pending to final negotiations
Armはこの時点でもメンバーではありません、現在 (2020年12月時点) でもメンバーに含まれていません)。
※ちなみにある講演で (失念)、BSCの方が RISC-V Foundationの当時の米国住所を申請書類に記載して提出したところ
ブリュッセルの方から アメリカの会社 ですか…、と言われた・・・
と苦笑されてました。
そのしばらく後に、 RISC-V Foundationの登記がスイスに変わりましたが、EPIだけではなく中国事情も大きかったと思います。
車載向け EPI: eHPC (embedded HPC) はここいらあたりからでしょうか
"Automotive High-Perfomance Computing", Infineon (KIT, BMW, Uni zu Lübeck), Keynote, AMAA 2018, Sep 11, 2018
※リンク切れ
"Menta Selected as Sole Provider of Embedded FPGAs for European Processor Initiative", Dec 11, 2018
Menta eFPGA https://www.menta-efpga.com/efpga-ip-cores-v5
2019年3月には、現在の 2D Mesh構成が明らかになりました
"European Processor Initiative (EPI): The Euro HPC Industrial Cornerstone", SOS 2019, Mar 29, 2019
"First steps towards a made-in-Europe high-performance microprocessor", Jun 4 2019
EPI参加の BMWからの発表
"Electric/Electronic Architecture as an Enabler for Connected Mobility and Automated Driving", Matthias Traub, BMW, TERATEC 2019 Forum, Plenary, Jun 11, 2019
The EPI Processor and its Robustness Requirements, Yingchih Yang, Lead Architect for the EPI Project, Keynote, FEDfRo 2019, Jul 1, 2019
車載向け eHPCや Security in EPI Processor等があります。eHPCは BMWの発表と微妙に違います。どこでしょうか…
事業化 Fabless会社 SiPearlはこの時点でフランスに設立済みです。最後に案内があります。
"Framework Partnership Agreement in European Low-Power Microprocessor Technologies", Jean-Marc Denis, Chairman of EPI Board, HPC User Forum, Sep 10 2019
ここで多分初めて、Arm ZEUS Core採用と、システムのロードマップが公開されました。Domain Specific Acceleratorについての 1枚 Factsheet
STX (stencil/tensor accelerator), Dec 2019
VRP (VaRiable Precision Processor), Dec 2019
PDF https://www.european-processor-initiative.eu/wp-content/uploads/2019/12/EPI-Technology-FS-VRP.pdf
Automotive, MPPA automotive accelerator
PDF https://european-processor-initiative.eu/wp-content/uploads/2019/12/EPI-Technology-FS-Automotive.pdf
EPI embedded FPGA (eFPGA) core
PDF https://www.european-processor-initiative.eu/wp-content/uploads/2019/12/EPI-Technology-eFPGA.pdf
2020年1月21日には、事業化 Fabless会社設立:SiPearlのアナウンスがありました (上述した通り、設立はもっと前ですが不明)
"Launch of SiPearl, designing the microprocessor for the European exascale1 supercomputer", Jan 21, 2020
Philippe Notton, founder
In 2017, Philippe Notton joined the Atos Group to set up the European Processor Initiative consortium,
Press Kit, Jan 2020, PDF
Acceleratorはさらに追加されています (どちらも公開日不明な 1枚 Factsheet)。
Posit-based ML & DNN Acceleration for AI in EPI (Positについての説明は省略)
"Posit8 to Float16 in the MPPA IP delivered to the H2020 European Processor Initiative."
Crypto-Accelerators for EPI Security
比較的最近の講演としては
Keynote, Linaro, Sep 23, 2020 (ビデオとスライド)
EPI, Euro approach for Exascale ages. The road toward sovereignty
Developing Rhea, the SiPearl Euro High-Performance Processor
※EPIスライド、State of the Union, Brussels – September, 16th, 2020
State of the Union 2020, President of the European Commission Ursula von der Leyen, Sep 16, 2020State of the Union: Commission sets out new ambitious mission to lead on supercomputing, Sep 18, 2020
SiPearl - the European High Performance Processor Solution, Arm HPC User Group, SC20
現在、EPI Phase 2の公募が始まっています
Specific Grant Agreement European Low-Power Microprocessor Technologies 2020
Open: Aug 18, 2020, Deadline: Jan 12, 2021
Development of the second generation of low-power general purpose processing system units.
Development of the second generation of low-power processing system units for application acceleration.
Validation of the first generation of low-power processing system units developed in Phase 1 (and Phase 2)
Support for a hardware and software development platform common to different processor and accelerator typesup to EUR 35 million, matched by the Participating States with a similar amount, and a duration of up to 3 years
EPIを搭載するシステムの予定は 2021年後半
2021 – H2
E4 - PCIe board (WS compatible)ATOS - BullxSequana Boardwith RHEA β version
Exascaleは 2022年後半
2022 – H2EU Exascale SupercomputerEdge-HPC (autonomous vehicle)with CHRONOS (2nd Gen) & TITAN (Accelerator)
欧州 Exascaleの候補国はフランスとドイツ、Bull / Atoをかかえるフランスは採用するでしょうがドイツはどうするでしょうか。
"The Future HPC will be Open", Prof. Mateo Valero, BSC
EPIとは別に BSCで興味深いプロジェクトが立ち上がっています.
Mateo Valero教授の Red Española de Supercomputación (RES) Users Conference, Sep 18, 2019での講演です
"El futuro MareNostrum 5 y el procesador europeo (The future MareNostrum 5 and the European processor)", Prof. M. Valero, Director, BSC, RES Users Conference, Sep 18, 2019
BSCの概略から世界のスーパーコンピュータ事情、EuroHPC JUで MareNostrum 5採択
MareNostrum 5
200 PetaflopsExperimental platform to create supercomputing technologies “made in Europe”
“made in Europe” ということで欧州でプロセッサをつくる事の必要性から European Processor Initiative (EPI) の流れになりますが
The future is wide open!
RISC-VThis is the framework for the Exascale Supercomputing Initiative at BSC
How to implement this “Open Future World”?
さらにBSC launches LOCA, the new European Laboratory for Open Computer Architecture, a joint long-term initiative to promote a vibrant RISC-V ecosystem
The HPC Future is Wide Open!そして
An Open Path to the Future
From IoT, Edge Computing, Clouds to SupercomputersRISC-V has the opportunity to be like Linux. It would be global and go beyond Airbus and Galileo!
MareNostrum RISC-V inauguration 2021
MN6-RISC-V 2025???
と完全に RISC-V押しです。
Laboratory for Open Computer Architecture (LOCA) の正式なプレスリリースは 2019年11月19日、ETH4HPC, BoF, SC19でのスライドと共に
"LOCA: Enabling HW/SW Co-Design for IoT to HPC", Mateo Valero and John D. Davis, ETH4HPC, BoF, SC19, Nov 20, 2019
あれ?、と感じてしまうプロジェクトです・・・
さらに、2020年2月6日に Barcelonaで開催された Primeras Jornadas Red-RISCV (First Red-RISCV Conference) での Mateo Valero教授の講演です
"RISC‐V y hardware abierto: una oportunidad y un reto para la UE (RISC-V and open hardware: opportunity and challenge for the EU )", Prof. Mateo Valero, BSC. Feb 6, 2020
とても興味深い情報がいくつも含まれています。
スライドにも出てくる MareNostrum Experimental Exascale Platform (MEEP) https://meep-project.eu/ に関連するの発表です
"Spike+Sparta: Developing a scalable RISC-V simulation infrastructure for HPC architectures.", BSC, WS on RISC-V and OpenPOWER, Jun 29, 2020
OAI / OAMはここらを参考にして下さい
https://twitter.com/ogawa_tter/status/1225123342304169984
MEEP紹介 Blogです
"Open Source Digital Library in HPC", Oct 26, 2020
Xilinxが OCP Accelerator Module (OAM) の HBM接続 FPGA搭載を発表しているので、BSCの思いつきプロジェクトではなさそうです。
Vectorに力を入れ始めている SiFiveと BSCは Vectorについての協業を発表しました"SiFive and BSC Advance Industry Adoption of RISC-V Vector Extension, Sep 3, 2020"SiFive Krste Asanović教授の博士論文は"Vector Microprocessors", UCB, 1998
博士号取得後に MITでThe MIT SCALE Group, 1998-2007 http://scale.eecs.berkeley.edu/The Maven Vector-Thread Architecture, UCB, 2007-2013Hwacha Vector-Fetch Processor, UCB, 2012-2017 http://hwacha.org/SiFiveの Co-Funder & CTOの Yunsup Leeさんはどちらのプロジェクトにも参加され、博士論文は"Decoupled Vector-Fetch Architecture with a Scalarizing Compiler", Y. Lee, PhD Thesis, May 2016
+追記:2020年12月21日 夕方
Roger Espasa, CEO & Founder at Semidynamics Technology Serviceshttp://www.semidynamics.com/ 2016年設立"Advanced Vector Architectures", PhD Thesis, 1997
Advisor: Mateo ValeroThesis CommiteeJames E. Smith, UW-Madison"Decoupled access/execute computer architectures", ACM SIGARCH Computer Architecture News, April 1982 https://twitter.com/ogawa_tter/status/863356640887582720
"Decoupled Vector Architectures",Roger Espasa, and Mateo Valero, HPCA 1996"Vector Architectures: Past, Present and Future",Roger Espasa, Mateo Valero, and James E. Smith, ICS 1998
"Tarantula: A Vector Extension to the Alpha Architecture",Roger Espasa, et al., Compaq-UPC Microprocessor Lab and Alpha Development Gr, Compaq, ISCA 2002
RISC-V Vector ISAK. Asanovic, UCB, Vector WG ChairR. Espasa, Esperanto Technologies, Vector WG Co-ChairRISC-V WS Barcelona"Introducing SemiDynamics High Bandwidth RISC-V IP Cores",Roger Espasa, CEO, SemiDynamics, RISC-V Global Forum 2020, Sep 3, 2020A core with lots of outstanding memory requestsOVI: Connect your own Vector Unit to SemiDynamics' Cores
少し関連して"A RISC-V Simulator and Benchmark Suite for Designing and Evaluating Vector Architectures", BSC, ACM TACO, Nov 2020gem5 simulator has been extended to model a decoupled vector architecture
+追記:2020年12月21日 夕方 ここまで+追記:2020年12月23日
"A Mechanistic Performance Model for Superscalar Out-of-Order Processors", ACM TOCS, May 2009"An Evaluation of High-Level Mechanistic Core Models", ACM TACO, Aug 2014"AFEC: An Analytical Framework for Evaluating Cache Performance in Out-of-Order Processors", DATE 2017
Concurrent AMAT, Xian-He Sun and Dawei Wang, May 2014
"Deep Memory Storage Hierarchy and Pace Matching Data Access", Xian He Sun, Invited, ISC 2019+追記:2020年12月23日 ここまで
Prof. Mateo Valero, BSCに戻りますが、2020年9月22日の Russian Supercomputing Days (RSDs) 2020 Plenary講演です
"The Future HPC will be Open", Prof. Mateo Valero, BSC, RSDs 2020, Sep 22, 2020
+追記:2020年12月21日 夜"The Future HPC will be open", Prof. Mateo Valero, Keynote, IEEE HPCC 2020, Dec 14, 2020 http://www.ieee-cybermatics.org/2020/keynotes.htmlMEEP: Accelerated Compute and Memory Engine (ACME) Architecture
VAS Tile
XP (Crosspoint)Shared L2
8x Core:
Scalar Core CGMT16 Fused Lane VPUSystolic Shell (Systolic Arrays)
+追記:2020年12月21日 夜 ここまで
+追記:2020年12月26日MEEPの詳細
"MEEP’s emulated accelerator architecture", Nov 15, 2020VAS Accelerator Tile share an L2 data cache (4MiB, 16-ways and 16 banks)RISC-V coreComputational CoprocessorsVector Processing Unit (VPU)Own memory interface to the shared L2 cache
Open Vector Interface (OVI)
16 vector lanes
Up to 8-way coarse-grain multithreading (CGMT) to support the lane configurationNo unique vector Register File
Smaller and reduced length VRFs/laneCommunication capabilities between the lanesMap functions to the interlane communication
Systolic Arrays (SA)Own memory interface to the shared L2 cacheEncoding/decoding the HEVCNeural Networks+追記:2020年12月26日 ここまで
MEEP: MareNostrum Experimental Exascale PlatformeProcessorEPI RISC-V PILOT (Vector + MLS?)The Future:
Flagship RISC-V Exascale Accelerator (2023 --)Flagship RISC-V Exascale CPU (2024 --)
壮大で野心的なロードマップで
The Future is Wide Open!
CONVEX (Vector Mini Supercomputer) と Convey (Xeon + FPGA Shared Memory System) を起業された Steve Wallachさんは現在 BSCのアドバイザーで、RISC-Vでの Vectorとメモリアクセス機構の重要性をお話されてました (OpenSuperComputing BoF at HPEC 2020)。
とにかく色々とても楽しみでワクワクです。
※今回もリンクばかりでしたが・・・
0 件のコメント:
コメントを投稿